1、	负责新工艺下新 IP 的 layout 设计及修改，如 IO，SerDes PHY，PLL，ADC，DAC 等的版图设计；
2、	负责芯片顶层的 layout 整合，手工连线的连接，顶层 DRC 和 LVS，天线效应等的验证和修改等。

1、	硕士及以上学历，有模拟模块的 layout 经验，对工艺制造流程以及工艺制程特性要有一定的认知；
2、	熟练使用 cadence 的 layout 工具进行相应的版图设计工作，熟悉 ERC，DRC，LVS 等基本流程及处理方式，熟悉天线效应原理及处理流程，熟悉 XRC 或者 QRC 等后仿寄生提取流程；
3、	对 analog 模块的 layout 特性要有基本的 sense，对 analog 电路有一定理解者优先；
4、	对 ESD，EM，Latch-up 等基本原理有一定了解，对对应常见 rule 和处理方式熟悉；
5、	对高阶工艺（40nm 及以下工艺）有经验且制程特性有理解者优先，对 cadence 最新工具操作熟悉者以及脚本语言（skill 等）用法熟悉者优先。